电路评估板
ad9139／adl5375评估板（ad9139－dual－ebz）
数字模式发生器评估板（ad－dpg3）
设计和集成文件
原理图、布局文件、物料清单、软件
电路功能与优势
图1所示的这个电路提供一个同步宽频带发射器，可支持高达1150 mhz的超宽i／q带宽。该设计证明了高带内信号性能，如高无杂散动态范围（sfdr）、低误差矢量幅度（evm）和宽频带范围内的平坦频率响应。
多个通道间的同步性能对于象限误差校正（qec）尤为重要。启用多芯片同步时，转换器之间的延迟失配可能在一个时钟周期内，并且存在对齐良好的同步时钟。
高速同步的挑战是要在过程、电压和温度（pvt）中达到数模（dac）时钟周期的精度。要达到这种精度，需要在dac上实施同步逻辑块，并且必须在板上精心设计布局和时钟方案以与同步逻辑块配合使用。
该电路可用于支持e频段中的宽带点对点应用，这可同时确保零中频（zif）和复中频（cif）。出色的同步性能使其能够支持雷达等应用中的严格对齐要求。
图1．ad9139－dual－ebz评估板功能框图
图2．用于实现电路的ad9139－dual－ebz评估板
电路描述
图2所示的电路板使用双ad9139单通道txdac、adl5375－05宽带正交调制器和ad9516－1时钟发生器。
ad9139的数据时钟输入（dci）频率可高达575 mhz。由于在上升沿和下降沿捕获的数据均馈入单个dac，1×模式下的数据速率可高达1150 msps。为支持正交数据，使用了两个ad9139器件来生成基带数据。每个通道的模拟输出分别进入自己的低通滤波器。因此，参考设计可支持高达1150 mhz的复合带宽，如图3所示。在如此大范围中的平坦度至关重要。由于ad9139包括一个可抵消dac的内在sinc滚降影响的反sinc滤波器，dac后的滤波器平坦度变得对总平坦度至关重要。对于并行低电压差分信号（lvds）接口，575 mhz的ddr时钟频率很高。需要仔细设计lvds接口的时序。
图3．双ad9139器件的最大带宽
正交调制器
adl5375－05是一款宽带正交调制器，输出频率范围为400 mhz至6 ghz。adl5375－05作为i／q调制器与ad9139接口，该调制器的频率范围很宽，为400 mhz至6 ghz。ad9139的输出和adl5375－05的输入共用0．5 v的相同共模电平。
时钟产生和考虑事项
考虑到同步要求，两个ad9139器件的dacclk、同步时钟和帧时钟都必须对齐良好。ad9516－1支持必需的时钟分配功能，以及为产生更高频率而集成的压控振荡器（vco）和锁相环（pll）。禁用vco和pll，并且ad9516－1处于时钟分配模式时，更好的时钟相位噪声更利于高速对齐。作为时钟分配模式使用时，在1 ghz输出，分频比为1，10 mhz频偏处，加性相位噪声为147 dbc／hz。rohde ＆ schwartz sma100a具有出色的相位噪声性能，用其作为ad9516－1的输入时，ad9516－1的输出总相位噪声接近时钟分配模式下ad9516－1的最小限值。
ad9139的多芯片同步
双通道间的同步对于qec至关重要。dacclk和同步时钟之间需要布局对称。此外，dacclk和同步时钟之间的相位不得落在建立和保持时间窗口内（也称为保持在窗口外（kow））。
同步机制可以达到在dac输出上多个通道之间在pvt中的失配小于一个dac时钟周期。以下是实现测试性能的指南：
dacclk 1和dacclk 2必须在ad9139的引脚上对齐良好。dacclk 1和dacclk 2之间的不匹配将添加到输出上的最终不匹配中。
同步时钟1和同步时钟2必须对齐良好，并且分别由dacclk1和dacclk2采样，用作参考。
dacclk和同步时钟之间的相对相位不得落在kow内，如图4所示。
图4．dacclk和同步时钟之间的时序要求
lvds接口设计
dci ＝ 575 mhz时，在pvt中设计lvds接口通常是一个挑战。本节用一个例子说明如何设计和优化该接口。
以图5为例，dci ＝ 491 mhz。根据ad9139数据手册规格，如果dci和data的边缘在ad9139的引脚上对齐良好，当延迟锁相环（dll）相位设置为零时，kow（设置时间 ＋ 保持时间）可置于有效窗口中间。
数据有效裕量由如下公式定义。
tdata valid margin ＝ tdata period ？ tdata skew ？ tdata jitter ？ （thold ＋ tsetup）
在整个过程变化、电压和温度中，tdata valid margin必须＞ 0以确保数据的正确采样。
when dci ＝ 491 mhz （see figure 5），
dci ＝ 491 mhz（见图5）时，
tdata period ＝ 1018 ps
thold ＋ tsetup ＝ 517 ps
tdata skew ＋ tdata jitter在pvt中必须小于501 ps，这是用户实施的要求。tdata skew包括lvds数据总线延迟失配、pvt中dci和data总线之间的偏斜等。
要优化接口设计，用户可执行以下操作：
在印刷电路板（pcb）上用尽可能短的相同长度的走线。
通过确保以下各项，优化现场可编程门阵列（pfga）：
dci和data的边缘在ad9139的引脚上对齐良好。
在温度和电压变化时，dci和data之间的漂移越小越好。
dci和data之间的抖动越小越好。
扫描dll相位后，ad9139的样本错误检测（sed）功能也可用于检查dci和data之间的时序关系。
图5．lvds时序要求
低通滤波器设计
出于实验目的，为了使ad9139的性能不被滤波器限制，在板上设计了一个在240mhz内具有良好平坦度和群延迟性能的滤波器。在实际产品开发中，可以通过增加滤波器的阶数来增强带外抑制。
图6所示的滤波器拓扑结构是一个五阶巴特沃兹滤波器，转折频率为900 mhz。此滤波器的仿真响应曲线如图7所示。仿真平坦度为±0．1 db（直流至240 mhz）。此滤波器的仿真群延迟曲线如图7所示。
图6．推荐的dac调制器接口拓扑（fc ＝ 900 mhz，五阶巴特沃兹滤波器）
图7．dac调制器与900 mhz五阶巴特沃兹滤波器接口的频率响应（模拟）
图8．滤波器的群延迟
布局建议
应特别注意ad9139和adl5375接口的布局。以下是一些获得较好噪声和杂散性能的建议。图9显示了一个遵循这些建议的顶层布局图：
将dac、滤波器和调制器放在pcb的同一侧。
收紧滤波器布局：减少l和c的禁区裕量。
将对地电容分三路接到gnd平面。
缩短dac到调制器的距离。
使所有i／q差分走线长度保持良好的匹配。
滤波器端接电阻尽可能靠近调制器输入端放置。
dac输出50 ω电阻尽可能靠近dac放置。
l和c使用0402封装。
加宽经过滤波器网络的走线以降低信号损耗。
在所有dac输出走线、滤波器网络、调制器输出走线和lo输入走线周围设置通孔。
将本振（lo）和调制器输出走线布设在不同的层上或彼此成90°角，防止耦合。
图9．一般布局建议
访问www．analog．com／cn0432－designsupport获取设计支持包，在随附的ad9139－dual－ebz布局文件中了解有关正确布局的更多信息。
电路评估与测试
下节描述如何设置和测试评估板。这些步骤概述了实现评估板功能和结果所需的基本步骤。有关更详细的信息，请参阅ad9139－dual－ebz评估板快速入门指南。
需要的设备
需要使用以下硬件：
ad9139－dual－ebz
ad－dpg3
agilent e3631a电源（或同等电源）
频谱分析仪pxa n9030a
rohde ＆ schwartz sma100a信号发生器
带usb端口的pc
usb电缆
需要使用以下软件：
dpg downloader
ace软件
测试设置
下节描述使用64 qam数字调制测量邻道功率（acp）和调制误差率（mer）性能的详细信息。测试设置灵活，也可以执行其它测量。测试设置如下图10所示。ad9139－dual－ebz评估板的硬件、spi软件、快速入门指南（qsg）以及dpg3硬件和软件均已发布。
使用一个keysight e3631为p5／p6上的电路板提供5 v电源。使用一个r＆s sma100a为板上的ad9516－1提供输入时钟。再使用一个r＆s sma100a为adl5375－05提供lo时钟。ad9139通过串行外设接口（spi）软件进行编程。pc上运行的dpgdownloader生成ad9139的发射矢量并将其下载至dpg3。adl5375－05的输出馈入keysight pxa n9030a。
图10．测试设置功能框图
测量结果
图11．acp测量，lo ＝ 2．5 g，bw ＝ 6 × 80 ＝ 480 mhz （cif）
图12．mer／evm测量，lo ＝ 2．5 g，bw ＝ 6 × 80 ＝ 480 mhz （cif）
编辑：muyan