代码寄存器

由维持阻塞d触发器组成的4位代码寄存器逻辑电路图如图所示。
cr是异步置0输入端（低电平有效） d0～d3为并行数码输入端，
cp为时钟脉冲 q0～q3为并行数码输出端
图 4位代码寄存器逻辑图 逻辑功能分析：
①异步置0端cr=0时，置0。
②同步并行置数：d0～d3为4个输入数码，当cp上升沿到达时，d0～d3被并行置入，
q3 q2 q1 q0=d3d2 d1d 0
③在cr=1,cp=0时，保持不变。