在异步时序逻辑电路中，由于没有统一的时钟脉冲，分析时必须注意,触发器只有在加到其cp 端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状态不变。因此，在考虑各触发器状态转换时,除考虑驱动信号的情况外，还必须考虑其cp 端的情况，即根据各触发器的时钟信号cp 的逻辑表达式及触发方式，确定各cp 端是否有触发信号作用（对于由上升沿触发的触发器而言，当其cp 端的信号由0变1时,则有触发信号作用；对于由下降沿触发的触发器而言,当其cp 端的信号由1变0时，则有触发信号作用）。有触发信号作用的触发器能改变状态；无触发信号作用的触发器则保持原有的状态不变。
例1 分析图1所示逻辑电路。
解：在此电路中，cp1未与时钟脉冲源cp 相连，属异步时序电路。
1.写出各逻辑方程式
(1)各触发器的时钟信号的逻辑方程
cp0=cp （时钟脉冲源），上升沿触发。
cp1=q0 仅当q0由0→1时，q1才可能改变状态，否则q1将保持原有状态不变。
(2)输出方程 z=q1nq0n
(3)驱动方程
2.各触发器的次态方程
（cp由0→1时此式有效）
图1例1的逻辑电路图
（q0由0→1时此式有效）
3.列状态表，画状态图和时序图
列状态表的方法与同步时序电路基本相似，只是还应注意各触发器cp 端的状况（是否有上升沿作用）,因此，可在状态表中增加各触发器cp 端的状况,无上升沿作用时的cp 用0表示。该例题的状态表如表81所示：
表1 例1的状态表
q1n
q0n
cp0
cp1
q1n+1q0n+1/z
0
0
↑
↑
11/0
0
1
↑
0
00/0
1
0
↑
↑
01/0
1
1
↑
0
10/1
由状态表可以画出状态图，如图2所示。此电路的时序图如图3所示。
图2例1的状态图
图3例1的时序图
4.逻辑功能分析
由状态图和时序图可知，此电路是一个异步四进制减法计数器,z是借位信号,也可把该电路看作一个序列信号发生器。4tcp为输出序列脉冲信号z 的重复周期，1tcp为脉宽。