本文经快科技授权转载，原标题《西部数据新发两款自主risc-v核心：免费开放》，作者：上方文q，未经允许请勿转载。现在的硬盘无缓存ssd主要有两种方式，一种是借用内存空间做ssd的数据缓冲，即hmb，还有一种更有趣，是把一部分tlc、qlc存储空间模拟成容量小，但速度快的slc空间，当作存储缓存。
说起西部数据，大家第一个想到的肯定是硬盘，但其实在cpu处理器领域，西数也是钻研颇深，2018年底就发布了基于risc-v指令集的自主通用架构swerv、开源的swerv指令集模拟器(iss)，并向第三方芯片厂商开放。
西数swerv是一种32位顺序执行架构，双路超标量设计，9级流水线，支持smt同步多线程。
第一个版本swe core eh1采用台积电28nm工艺制造，运行频率高达18ghz，模拟性能可达49 coremarkmhz，略高于arm a15。
今天，西数发布了两款新的swerv核心产品swerv core eh2、swerv core el2，都属于微控制器专用cpu。
swerv core eh2基本架构不变，工艺升级为台积电16nm finfet造，以获得性能、功耗、面积的最佳平衡，模拟性能提升29％达到63 coremarkmhz，内核面积缩小39％仅为0067平方毫米。
它依然可用于ssd控制器等领域，而更强的性能、更小的面积使其应用潜力更大。
swerv core el2是一个超级精简版，还是32位顺序架构、16nm工艺，但改成单路超标量、4级流水线、单线程，内核面积只有区区0023平方毫米，性能约36 coremarksmhz。
它主要用于取代控制器soc中的时序逻辑、状态机，它们都必须尽可能的小。
西数表示，eh1、eh2、el2核心都会在近期出现在大量产品中，但没有透露具体名单(或许自家ssd主控?)，而这些核心都会继续对外开放，以壮大risc-v的生态。
此外，西数还发布了基于以太网ominxtend的缓存一致性技术的硬件参考设计，开发者可引入自己的芯片设计中，比如gpu、fpga、机器学习加速器等等。
西数已将此设计交给芯片联盟(chips alliance)，后者今后将负责omnixtend协议的进一步开发。